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Zur Zeit kein Belegungszeitraum aktiv.
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Grunddaten
Termine
Zugeordnete Personen
Laut SPO für
Einrichtungen
Inhalt
Strukturbaum
Grunddaten
Veranstaltungsart
Vorlesung/Praktikum
Langtext
Veranstaltungsnummer
6895
Kurztext
Semester
WiSe 2021/22
SWS
4
Erwartete Teilnehmer/-innen
Max. Teilnehmer/-innen
Rhythmus
Jedes Semester
Studienjahr
Hyperlink
Sprache
Englisch
Belegungsfrist
Hauptbelegungszeitraum 20.09.2021 - 15.10.2021
Belegpflicht
Termine Gruppe: [unbenannt]
Tag
Zeit
Rhythmus
Dauer
Raum
Raum-
plan
Lehrperson
Status
Lernziele
fällt aus am
Max. Teilnehmer/-innen
Fr.
11:30 bis 13:00
woch
Gebäude H - H 142
Fr.
11:30 bis 13:00
woch
Gebäude H - H 214
Fr.
14:15 bis 15:00
woch
Gebäude H - H 214
Fr.
14:15 bis 15:00
woch
Gebäude H - H 142
Gruppe [unbenannt]:
vormerken
Zur Zeit kein Belegungszeitraum aktiv.
Zugeordnete Personen
Zugeordnete Personen
Zuständigkeit
Pfeil, Markus, Professor
verantwortlich
Weber, Christoph , Dipl.Ing.(FH)
begleitend
Laut SPO für
Abschluss
Studiengang
Semester
Kategorie
ECTS
Master mit vorausg. Absch
Electrical Engineering and Embedded Systems
1 - 1
Pflichtfach
5
Zuordnung zu Einrichtungen
Masterstudiengang Electrical Engineering
Inhalt
Inhalt
Einführung in VHDL
Erstellen von VHDL Komponenten und Testbenches
Simulation der Komponenten in Modelsim
Synthese auf FPGA
Ausblick in MyHDL
Literatur
-
Lernziele
-
Leistungsnachweis
benotet: PF
Strukturbaum
Keine Einordnung ins Vorlesungsverzeichnis vorhanden. Veranstaltung ist aus dem Semester WiSe 2021/22 , Aktuelles Semester: SoSe 2024
Impressum
Erklärung zur Barrierefreiheit
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HIS
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